占空比分频,占空比为50%的7分频电路设计

用VHDL设计一个数控分频器电路,要求三分频,占空比50%。

最后分出假设就是10Msignal clk10MHZ ：std_logic； beginprocess（clk，rst）variable cnt：integer：=0；if rst=0 then 清零，这个应该会写吧elsif clk上升沿来临 then （用rising_edge（clk）简单代码短点儿。。

以下是，核心板的时钟是50MHz，通过sel[1：0]选择分频数，00：不分频；01：15M分频；10：25M四分频；11：50M分频。采用SW1‐SW2设置分频值，SW3复位。LED1为时钟的输出，通过调整SWSW2，可以得到不同的闪烁频率。

分频（触发器）的实现 输入端为：时钟信号clk，输入信号d；输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。

assign d=~q1 & ~q2； //d在一个周期内，一个clk为高，另外两个clk为低assign CLKOUT=q2；endmodule 电路中，利用两个D触发器和简单的门电路即可实现。

我写的VHDL分频程序波形仿真得到时钟占空比接近33%,而不是50%。为什么...

一些基本的我就不写了，这种三分频在具体工程中其实用的不多，可以说没用。不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。

在0-n之间再取个数，当计数值N=d时也产生一个脉冲使得PWM管脚取反。d/n就是占空比，n固定，改变d就可以改变占空比，分辨率为1/n。给个参考思路吧。。很久没用VHDL了，不能编出现成的了。

下面是n分频器的VHDL描述，你只要将两个分频器串联起来就行了。

得到占空比减半的信号来控制单端反激变换器。3：具体实现电路如下图（a）所示，源信号经分频器二分频，得到频率减半的信号，再与源信号相与，即得到导通时间不变而频率减半的信号。电路中各点波形如下图（b）所示。

程序设计如下：--工程名：三角波信号发生器 --功能：产生的三角波以64个时钟为一个周期，输出q每次加减8。

library就不写了。主要是用prescaler。现在这个程序输出10kHz。如果你要100kHz，那么就把prescaler减少到500.。基本上是用50MHz的时钟计算，然后prescaler加法运算的速度就是50MHz。

用VHDL语言设计一个占空比为50%的六分频器

一般设计中用到计数器时，我们可以调用lpm库中的计数器模块，也可以采用VHDL语言自己设计一个模N计数器。本设计采用VHDL语言设计一个最大模值为16的计数器。

不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。

下面是n分频器的VHDL描述，你只要将两个分频器串联起来就行了。

设计个计数器，以T=n为周期，到n后重新从0开始计数，同时产生脉冲，使输出PWM的管脚电平取反。在0-n之间再取个数，当计数值N=d时也产生一个脉冲使得PWM管脚取反。

程序给你做出来了，完全符合你的要求。仿真的话时间用的太长，就仿了一个set1set2=00的50M的2500分频20k的，图也给你贴出来，不过频率太高，图片已经看不出clk的波形了。

若要某系统的8253的2通道输出波形为占空比1:1的方波,分频系数为1000,二...

计数通道0～2每个计数通道内含1个16位的初值寄存器、减1计数器和1个16位的（输出）锁存器。8253内部包含3个功能完全相同的通道，每个通道内部设有一个16位计数器，可进行二进制或十进制（BCD码）计数。

CPU对8253的读/写操作如表2所示。 计数通道0～2 每个计数通道内含1个16位的初值寄存器、减1计数器和1个16位的（输出）锁存器。

送到扬声器的信号还受到了从并行接口芯片8255（端口地址为61H）来的双重控制，端口61H的最低位控制通道2的门控开断，以产生特殊的音频信号，端口61H的PB1位和定时器的输出信号同时作为与门的输入，PB0和PB1位可由程序决定为0还是为1。

已知8253的CLK=1MHz， =40H～43H，要求用8253连续产生10秒的定时信号，设计延时线路，编写控制程序。 8253通道2输出方波，波形周期0.625ms已知CLK2频率为2MHz，8253端口地址60H~63H（1）通道2工作于何种工作方式，写出工作方式名称。

怎么用Multisim设计一个占空比为0.5的七分频电路啊?

如果对占空比无要求，七分频电路相对好弄些，如果非要0.5的占空比那么能找到的方案基本上都是基于FPGA用硬件描述语言实现的。

在网上查找电路图：当Multisim中没有某个芯片时，可以在互联网上搜索该芯片的电路图。许多芯片的电路图都可以在厂商的官方网站或其他电子设计社区中找到。找到电路图，可以将其导入Multisim中，以便进行仿真和设计。

multisim怎么输入有占空比的pwm波形步骤如下。找到对应的spice模型，导入到multisim中仿真出pwm波。产生矩形波IC，可以用信号发生器代替。产生矩形波IC，用555等代替。

打开Multisim，默认产生一张电路图Design1。创建子电路图，step1：点击菜单栏的Place菜单，step2：点击New subcircuit。为子电路图命名，在弹出的窗口为子电路图起名，这里其名为sub1。

...再将此方波分频生成1khz占空比为50%的方波。用vhdl语言编写._百度...

1、下面是n分频器的VHDL描述，你只要将两个分频器串联起来就行了。

2、R1 数值不能小於1k ， R2 和C 决定要求方波频率，R2数值对比R1越大，占空比越接近50%。R1=2k ， R2=75k ，C= 0.01uF 频率=952Hz ， 占空比=50%。

3、方波发生器：实质上是一段时间输出0，一段时间输出255的数字信号，当然这有8位的通道输出。

4、在0-n之间再取个数，当计数值N=d时也产生一个脉冲使得PWM管脚取反。d/n就是占空比，n固定，改变d就可以改变占空比，分辨率为1/n。给个参考思路吧。。很久没用VHDL了，不能编出现成的了。

5、程序给你做出来了，完全符合你的要求。仿真的话时间用的太长，就仿了一个set1set2=00的50M的2500分频20k的，图也给你贴出来，不过频率太高，图片已经看不出clk的波形了。

6、计数器是一种累计时钟脉冲数的逻辑部件。计数器不仅用于时钟脉冲计数，还用于定时、分频、产生节拍脉冲以及数字运算等。计数器是应用最广泛的逻辑部件之一。按触发方式，把计数器分成同步计数器和异步计数器两种。